传统芯片像整块大蛋糕，做大了容易开裂、报废、造价极高；Chiplet（芯粒/小芯片）就是把蛋糕切成小块单独烘烤，

再拼装成整块，是当下AI芯片、高端CPU/GPU主流升级路线，下面用大白话整理100条核心知识，搭配配图说明点位。

一、基础概念篇（1～15条）

1、Chiplet中文叫芯粒、小芯片，全称模块化拆分裸片集成技术。

2、传统单片SoC：CPU、缓存、接口、供电全部做在同一块硅片上。

3、Chiplet核心思路：一块大芯片拆成多块独立小裸片（Die），封装拼接成完整芯片。

4、裸片Die：晶圆切割后单块硅晶片，能独立通电工作；芯粒是带专属功能的裸片。

5、拆分原则：按功能分开，计算、缓存、接口、供电分开做，互不干扰。

6、异构集成：算力小块用先进工艺（3nm/4nm），接口、供电用便宜成熟工艺（14nm/28nm）。

7、同构芯粒：多块一模一样的算力小芯片拼接，单纯堆算力。

8、单片芯片短板：芯片面积越大，生产良品率越低，一块坏点整片报废。

9、Chiplet首要目的：缩小单块裸片面积，提升良品率、降低高端芯片生产成本。

10、晶圆Wafer：圆形硅原材料，整片做完电路再切割成无数裸片。

11、芯粒不能随便切割：切割处要预留接线点位，不能切断内部电路走线。

12、模块化复用：一款芯粒做好后，可重复用在多款不同芯片里，不用反复重新设计。

13、SiP系统级封装：大范围封装统称；Chiplet属于裸片直接互联的高阶SiP。

14、单片芯片迭代：升级就要整片重新流片，耗时久、花钱多；芯粒只需更换升级对应小块。

15、电路分区逻辑：高频算力区、低速接口区、高压模拟区分开，避免工艺互相拖累。

二、芯粒功能分类篇（16～28条）

16、计算芯粒：装CPU核心、GPU算力单元、AI运算NPU，负责核心算力，多用先进制程。

17、IO接口芯粒：负责外接内存、显卡插槽、网线、USB接口，耐受电压高，不用先进工艺。

18、缓存芯粒：单独做L3、L4大容量缓存，单独加装就能扩大缓存容量。

19、显存芯粒：搭配HBM高速显存裸片，专门给AI显卡做显存扩容。

20、供电芯粒PMIC：稳压、供电电路，属于模拟电路，成熟制程即可满足。

21、射频通信芯粒：手机基带、天线信号模块，模拟电路占比高，单独拆分更划算。

22、中介层芯粒：不带算力，只负责给各个芯粒做中间布线搭桥。

23、散热辅助芯粒：搭配导热基底，解决多块芯片堆叠后的发热不均问题。

24、粗拆分：一颗芯片拆3～5块大芯粒，难度低、封装成本偏低。

25、细拆分：拆十几块微型芯粒，集成密度更高，适合超大算力AI芯片。

26、算力扩容：多加一块计算芯粒，就能直接提升芯片算力，不用重做整片芯片。

27、存储扩容：单独叠加缓存、显存芯粒，灵活调节显存大小。

28、拆分黄金规律：数字电路与模拟电路分开、高压低压分开、快慢频率电路分开。

三、芯粒互联通信篇（29～45条）

29、D2D互联：Die to Die裸片互联，就是小块芯片之间互相传数据的通道。

30、普通引线键合：老式细铜线连接，距离长、传输慢，仅低端封装使用。

31、倒装FC工艺：裸片倒扣摆放，接线点朝下，是高密度互联基础工艺。

32、微凸点Micro Bump：芯片之间细小金属焊点，微米级别，普通芯粒主流连接方式。

33、混合键合Hybrid Bonding：铜与铜直接贴合粘接，无焊锡，目前传输最快、密度最高的互联方式。

34、TSV硅通孔：在硅片内部打垂直小孔，实现芯片上下堆叠互通，用于3D堆叠。

35、RDL重布线层：在封装基底铺设金属线路，连通分散摆放的各个芯粒。

36、中介层3大类：硅中介层、有机树脂中介层、玻璃中介层，作用都是搭桥走线。

37、2.5D封装：所有芯粒平铺摆放在中介层上方，横向并排拼接。

38、3D封装：芯粒上下垂直堆叠摆放，纵向压缩体积、缩短传输距离。

39、2.5D适合堆算力；3D适合堆叠缓存、显存，缩短数据传输距离。

40、互联三大核心指标：传输带宽、信号延迟、传输功耗。

41、带宽密度：单位面积内能跑多少数据，混合键合带宽远超普通焊点。

42、走线越长，数据损耗越大、耗电越高，所以堆叠比平铺更省电。

43、并行互联：近距离大量铜线同步传数据，延迟更低；串行互联适合远距离传输。

44、键合对位精度：拼接时微米级对齐，错位会造成线路断路、短路损坏芯片。

45、芯粒可单独检测：每块小芯片提前质检，坏掉的裸片直接淘汰，不影响整套成品。

四、先进封装工艺体系（46～60条）

46、先进封装AP：区别老式普通封装，是Chiplet落地必备封装技术。

47、台积电三大封装路线：CoWoS（2.5D硅中介层）、SoIC（铜键合3D堆叠）、Fan-out扇出封装。

48、三星封装方案：I-Cube（2.5D平铺）、X-Cube（3D垂直堆叠）、混合堆叠H-Cube。

49、英特尔核心封装：EMIB硅桥互联、Foveros 3D堆叠、ODI芯粒互联方案。

50、Fan-out扇出封装：向外拓展布线区域，省去厚重硅中介层，性价比更高。

51、CoWoS封装：搭配整片硅中介层，布线密集，多用于高端AI显卡。

52、SoIC工艺：裸片面对面紧密贴合堆叠，适合缓存与算力芯粒叠放。

53、EMIB硅桥：小块硅片做桥梁连接芯粒，比整片中介层成本更低。

54、Foveros：裸片上下垂直堆叠工艺，常搭配EMIB做成混合架构。

55、基板Substrate：芯片最底层承载底板，用来连接主板线路。

56、塑封Molding：封装最后用胶体包裹裸片，兼顾防护与基础导热。

57、晶圆级封装WLP：整片晶圆统一做完布线粘接，再切割成品，量产成本更低。

58、基板级拼装：裸片先切割完毕，再一块块摆到底板上拼装，灵活度更强。

59、CTE热膨胀匹配：硅片、中介层、底板受热膨胀幅度不同，搭配不当易扯断焊点。

60、多芯粒散热难点：不同小块发热差距大，封装结构需要做均热导热设计。

五、互联协议标准篇（61～70条）

61、UCIe：全球通用开放芯粒互联标准，行业统一接口规范。

62、UCIe作用：让不同品牌厂商的芯粒，能够互相拼接兼容。

63、OpenHBI：侧重显存与算力芯粒互通的高速开放总线标准。

64、Infinity Fabric：AMD自研互联总线，用于锐龙CPU、MI系列显卡芯粒互通。

65、NVLink：英伟达自研内部互联协议，多用于显卡内部芯粒通信。

66、PCIe、CXL属于主板板级互联，不属于芯片裸片之间D2D互联。

67、芯粒协议四层结构：物理接线层、链路传输层、协议规则层、适配转换层。

68、并行互联协议：延迟低、功耗偏高；串行协议：传输距离远、功耗更优。

69、芯粒标准化两大方向：通信接口统一、芯粒长宽尺寸统一。

70、封闭自研协议：大厂自用兼容性差；开放标准协议利于行业普及。

六、优缺点与成本逻辑（71～82条）

71、优点1：拆分后单颗裸片面积变小，生产良品率大幅提升。

72、优点2：高端算力只用昂贵先进制程，其余模块用老工艺，整体流片总成本下降。

73、优点3：产品迭代更快，仅升级需要换代的芯粒，不用整片重新研发流片。

74、优点4：灵活搭配配置，同款算力芯粒可搭配不同显存、不同接口做成多款芯片。

75、优点5：突破单片芯片面积上限，造出远超传统单片尺寸的超大算力芯片。

76、优点6：老旧成熟芯粒可长期复用，减少重复研发投入。

77、缺点1：多芯粒之间数据互通会产生额外延迟，速度略低于完美单片芯片。

78、缺点2、先进封装设备、键合工艺门槛高，封装环节成本会上涨。

79、缺点3：多块芯片集中发热，散热设计难度远大于普通单片芯片。

80、缺点4：多芯粒供电走线更复杂，电源设计难度提升。

81、缺点5：早期非标芯粒互不兼容，各家规格不一，通用化落地较慢。

82、成本平衡点：芯片规格越大、制程越先进，Chiplet省钱优势越明显；小芯片拆分反而会增加成本。

七、落地应用场景（83～92条）

83、AI大算力芯片：当前Chiplet最大落地场景，大模型训练显卡普遍采用芯粒拆分。

84、高端桌面CPU：AMD锐龙全系采用芯粒架构，实现多核大规模拓展。

85、数据中心服务器CPU：多计算芯粒拼接，实现几十上百核心扩容。

86、高端游戏GPU：拆分算力芯粒与显存芯粒，灵活调配显存容量。

87、车载自动驾驶芯片：算力、感知、供电模块拆分，兼顾性能与稳定性。

88、高端手机SoC：少量拆分算力与射频模块，兼顾功耗与发热控制。

89、FPGA可编程芯片：模块化拆分，按需增减逻辑单元芯粒。

90、HBM显存搭配：显存芯粒独立堆叠，是AI芯片标配组合方案。

91、边缘算力芯片：轻量化小芯粒组合，适配小型设备算力需求。

92、国产芯片突破路线：借助芯粒拆分，避开单片先进制程瓶颈，快速做大算力。

八、行业痛点、发展趋势（93～100条）

93、现存痛点1：芯粒尺寸、接口标准尚未完全统一，跨厂拼装难度大。

94、现存痛点2：芯粒间互联功耗偏高，远距离传输耗电问题待优化。

95、现存痛点3：多芯粒同步调度软件算法复杂，芯片调度系统优化难度大。

96、趋势1：UCIe开放标准逐步普及，芯粒走向通用化、货架化采购。

97、趋势2：混合键合逐步替代传统微凸点，成为主流高密度互联方式。

98、趋势3：2.5D平铺与3D垂直堆叠结合的混合封装架构成为主流方案。

99、趋势4：芯粒拆分粒度越来越细，微型Mini芯粒成为下一代发展方向。

100、趋势5：Chiplet搭配光互联、玻璃中介层新技术，进一步降低互联延迟与成本。

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